在半導(dǎo)體行業(yè)，所謂工藝極限是特定而相對的，特定指的是7nm極限是在半導(dǎo)體FinFET工藝下的物理極限；而相對的意思是每次遇到瓶頸的時候，工業(yè)界都會引入新的材料或結(jié)構(gòu)來克服傳統(tǒng)工藝的局限性。

10年前我們遇到了65nm的工藝極限，工業(yè)界引入了HKMG，用High-K介質(zhì)取代了二氧化硅。

5年前我們遇到了22nm的工藝極限，工業(yè)界發(fā)明了FinFET和FD-SOI，前者用立體結(jié)構(gòu)取代平面器件來加強(qiáng)柵極的控制能力，后者用氧化埋層來減小漏電。

現(xiàn)在7nm是新的工藝極限，工業(yè)界使用了砷化銦鎵取代了單晶硅溝道來提高器件性能。

當(dāng)然這里面的代價也是驚人的，每一代工藝的復(fù)雜性和成本都在上升，現(xiàn)在還能夠支持最先進(jìn)工藝制造的廠商已經(jīng)只剩下Intel、臺積電、三星和GlobalFoundries了。

至于7nm以下，就要依賴極紫外(EUV)光刻機(jī)了。

先前，媒體曾報導(dǎo)，7nm制程工藝最逼近硅基半導(dǎo)體工藝的物理極限。后來，媒體又報導(dǎo)，7nm工藝并非半導(dǎo)體工藝的極限，后面還依次有5nm工藝、3nm工藝，且5nm工藝、3nm工藝并沒有突破硅材料半導(dǎo)體工藝的極限。極限本來是一個數(shù)學(xué)術(shù)語，廣義的極限指的是“無限靠近且永遠(yuǎn)不能到達(dá)”的意思。于是，既然7nm工藝后還依次有5nm工藝、3nm工藝，那么，“為什么原來說7nm工藝是半導(dǎo)體工藝的極限，但現(xiàn)在又被突破了”，更準(zhǔn)確的說法該是，“為什么原來說7nm工藝是半導(dǎo)體工藝的極限，但現(xiàn)在卻又出現(xiàn)了5nm工藝，3nm工藝呢”。

芯片上集成了太多太多的晶體管，晶體管的柵極控制著電流能不能從源極流向漏極，晶體管的源極和漏極之間基于硅元素連接。隨著晶體管的尺寸逐步縮小，源極和漏極之間的溝道也會隨之縮短，當(dāng)溝道縮短到一定程度時，量子隧穿效應(yīng)就會變得更加容易。晶體管便失去了開關(guān)的作用，邏輯電路也就不復(fù)存在了。2016年的時候，有媒體在網(wǎng)絡(luò)上發(fā)布一篇文章稱，“廠商在采用現(xiàn)有硅材料芯片的情況下，晶體管的柵長一旦低于7nm、晶體管中的電子就很容易產(chǎn)生量子隧穿效應(yīng)，這會給芯片制造商帶來巨大的挑戰(zhàn)”。所以，7nm工藝很可能，而非一定是硅芯片工藝的物理極限。

（注釋：Source為源極，Drain為漏極，Gate為柵極。）

據(jù)業(yè)內(nèi)人士分析，“臺積電的3nm制程，很可能才是在摩爾定律下最后的工藝節(jié)點，并且臺積電的3nm工藝會是關(guān)鍵的轉(zhuǎn)折點，以銜接1nm工藝及1nm之下的次納米新材料工藝”。前不久，臺積電的創(chuàng)始人兼董事長張忠謀也表示，摩爾定律在半導(dǎo)體行業(yè)中起碼還可存續(xù)10年，這其中就包括5nm工藝、3nm工藝，而臺積電會不會研發(fā)，以及能否研發(fā)出2nm工藝，則需要再等幾年才能確定。

最后要說的是，即便硅基芯片終有一天非常非常地接近物理極限，人們還可以尋找到其他如采用新材料等技術(shù)路徑來驅(qū)動計算性能持續(xù)提升。

現(xiàn)在的技術(shù)不是在不斷發(fā)展，芯片的制造會越來越精致精細(xì)。芯片的制程在不斷地縮小，這就說明芯片的面積在不斷地變小�，F(xiàn)在又要把CPU的面積做大，不是在增加成本，又再走回原來的路。所以不可能把CPU在做大。

1. CPU是可以制定尺寸的，成本的高低是重要的因素。

首先必須舉個例子來說明，加入有一個一定大小的晶圓，用22nm的工藝切出來的芯片肯定少于用16nm工藝切出來的芯片數(shù)量。這就說明了芯片的面積越小，晶圓的利用率就在增大，那么制作芯片的成本就在降低。還有晶圓的雕飾是屬于很精密的技術(shù)，那么出來的合格的數(shù)量越多，那么也會降低成本，小芯片也因此避開了瑕疵這一問題。

2. 成本原因是一方面，但是影響芯片大小的還有功耗問題。

現(xiàn)在假設(shè)把CPU做大，那么就以為這里面要塞更多的芯片，而且現(xiàn)在的芯片越來越小，那么安裝的芯片就會更多，那么每個芯片都是有功耗的，也就是說，這樣會造成功耗直線飆升。這樣還要考慮散熱問題，如果沒有完善的散熱裝置，那么隨著電腦的厚度增加，死機(jī)問題會嚴(yán)重，還有電源該如何滿足這樣的大能耗。

3. 芯片是可以做大的，大的芯片也是存在的，但是沒有這個必要。

像最新的ryzen，這個CPU就有手掌那么大，性能卻是會比較高，但是現(xiàn)在已經(jīng)屬于CPU性能過剩了，所以就沒有這個必要了。還有過大一定會造成核心之間的矛盾，高速緩存和核心之間產(chǎn)生了延遲性，降低了CPU原本該有的性能。而且不考慮把電腦變大，也就是說現(xiàn)在的電腦主機(jī)就那么大，主板也會只有那么大，CPU造大了，如何設(shè)計主板位置安放呢，電路的設(shè)計怎么辦呢？

現(xiàn)在技術(shù)都在進(jìn)步，更好的支撐和晶體管技術(shù)必將會帶來更優(yōu)秀更精致的CPU。

芯片一直是一個熱點話題，雖然很多人都是門外漢，但是眾所周知，7nm制程工藝最逼近硅基半導(dǎo)體工藝的物理極限。不過，這也僅僅是受先前技術(shù)條件限制的現(xiàn)實數(shù)據(jù)，隨著技術(shù)的發(fā)展，其極限遠(yuǎn)超乎我們的想象。

1、從物理極限這個定義上看

從芯片的制造來看，7nm就是硅材料芯片的物理極限。但是，極限本來是一個數(shù)學(xué)術(shù)語，廣義的極限指的是“無限靠近且永遠(yuǎn)不能到達(dá)”的意思。所以理論上來看，7nm工藝并非半導(dǎo)體工藝的極限，隨著科技的發(fā)展，后面還依次有5nm工藝、3nm工藝。

2、從芯片的技術(shù)層面來看

據(jù)了解，由于芯片上集成了若干個的晶體管，按照現(xiàn)階段的技術(shù)條件來看晶體管的柵長一旦低于7nm、晶體管中的電子就很容易產(chǎn)生量子隧穿效應(yīng)，這會給芯片制造商帶來巨大的挑戰(zhàn)。不過，據(jù)業(yè)內(nèi)人士分析，臺積電的3nm制程，很可能才是在摩爾定律下最后的工藝節(jié)點。

總之，縮短晶體管柵極的長度也就是縮小芯片的物理極限可以使CPU集成更多的晶體管或者有效減少晶體管的面積和功耗，并削減CPU的硅片成本。而技術(shù)的發(fā)展過程中，芯片的物理極限不會是一個固定值。

本人從事的就是半導(dǎo)體器件行業(yè)，我想表達(dá)一下我的看法，歡迎大家留言討論喲

言歸正傳，從題目來看我想糾正一下概念，在半導(dǎo)體產(chǎn)業(yè)類似于14nm,10nm,7nm等屬于半導(dǎo)體制程，而半導(dǎo)體工藝一般指類似于FINFIT的半導(dǎo)體工藝，具體工藝路線劃分見下圖。

理清了概念接下來就目前制程及未來發(fā)展情況進(jìn)行探討。

1.摩爾定律是否仍然適用？

當(dāng)價格不變時，集成電路上可容納的元器件的數(shù)目，約每隔18~24個月便會增加一倍，性能也將提升一倍。這就是摩爾定律的大概內(nèi)容。

單位面積內(nèi)晶體管數(shù)量翻倍并不意味著制程就要縮小一半，縮小一半的話單位面積晶體管數(shù)量就翻了4倍，所以如果要保證兩倍的成長，那么整代升級應(yīng)該乘以0.7。所以從14nm到10nm，以及后面從10nm到7nm，都是遵循了摩爾定律的整代升級。

正常來說制程升級應(yīng)該是45nm—32nm—22nm—14nm—10nm，也就是經(jīng)典的Tick Tock，著名大廠intel采取的就是此類路線。

綜上從理論上來說摩爾定律仍適用于之后的5nm,3nm。

2.為何7nm讓intel遲遲推遲？

我們在這不談臺積電的7nm量產(chǎn)是因為臺積電主要代工手機(jī)cpu,手機(jī)和電腦在cpu端是不同的難度也遠(yuǎn)遠(yuǎn)不同。只有當(dāng)intel大規(guī)模量產(chǎn)7nm才算正真的解決了這方面問題。

目前7你nm存在的困難有幾點1.光刻機(jī)的限制 2.晶體管架構(gòu) 3.溝道材料

首先光刻機(jī)在ASML最新的EUV技術(shù)下解決了，但數(shù)量少不夠大家分的，其次是工藝，現(xiàn)在采用的都是FinFET，它的全稱是“鰭式場效晶體管”，簡單說來就是講柵極之間的絕緣層加高，來增強(qiáng)絕緣效果減少漏電現(xiàn)象。說起來簡單其實困難還是不少的，最后是材料

在進(jìn)入7nm工藝時，半導(dǎo)體中連接PN結(jié)的溝道材料也必須要作改變。由于硅的電子遷移率為1500c㎡/Vs，而鍺可達(dá)3900c㎡/Vs，同時硅器件的運行電壓是0.75~0.8V，而鍺器件僅為0.5V，因而鍺被認(rèn)為是MOSFET晶體管的首選材料，但是近來，III-V族材料開始受到廠商的更多關(guān)注。III-V族化合物半導(dǎo)體擁有更大的能隙和更高的電子遷移率，可以讓芯片承受更高的溫度并運行在更高的頻率上。且現(xiàn)有硅半導(dǎo)體工藝中的很多技術(shù)都可以應(yīng)用到III-V族材料半導(dǎo)體上，因此III-V族材料也被視為取代硅的理想材料。

所以以目前intel在電腦端的占有率想用新制程取代舊的需要極大的數(shù)量和穩(wěn)定性，目前不足的設(shè)備和有待改進(jìn)的技術(shù)使得intel不急于使用最新制程。

從上圖看Intel的10nm晶體管達(dá)到了100.8MTr/mm2全面勝過臺積電和三星的10nm制程，甚至比臺積電和GF的第一批7nm DUV都要更好。

3.未來發(fā)展

從目前7nm就遇到的阻力看下一代5nm會遇到更多問題，首先就是結(jié)構(gòu)上的優(yōu)化。

上圖是IBM聯(lián)盟展示了沿著從源級（source）到漏級（drain）方向90度切開的晶體管橫截面，可以看到FinFET工藝上Channel是直立的，就如同鰭片的造型，將這些鰭片90度放到后，就變成了Nanowire的形狀。這也是IBM提出的將FinFET 90度放倒”的扁平堆棧化結(jié)構(gòu)。這也為下一代結(jié)構(gòu)提供了一定的思路。

總結(jié)：隨著摩爾定律逐漸逼近極限，隨著而來的問題需要工程師甚至科學(xué)家一起推動解決，半導(dǎo)體產(chǎn)業(yè)作為現(xiàn)代科技的一顆明珠，我希望各個廠商能協(xié)同共進(jìn)推動未來更好發(fā)展。

作為一個半導(dǎo)體從業(yè)人員來解釋一下吧，問題其實沒有說明白為啥7納米是個極限，半導(dǎo)體芯片是在硅片上集成無數(shù)晶體管，這點大家都知道，而是怎么做到的呢？使用光來進(jìn)行蝕刻而成的，這當(dāng)中很多概念，首先，蝕刻需要把不需要的地方蝕刻，把需要的保留，形成立體的晶體管，這需要引入石英mask和紫外曝光的概念，簡單說，紫外線通過石英玻璃上面的圖形，穿過圖形的鏤空部分，照射到涂有但凡遇到紫外線就會硬化的一種化學(xué)材料，光阻，然后硬化的部分被蝕刻液給保護(hù)保留了下來，這就是蝕刻，那么問題來了，為啥說7納米是極限，是因為紫外線也是波，但凡波都有波峰波谷波長，而為了制作7納米工藝，需要石英mask上的圖形鏤空的尺寸進(jìn)一步縮小，小到紫外線都無法穿過，所以，現(xiàn)在都在引入極紫外，來突破這一極限，但是這種制程總會遇到物理極限的，除非完全革命性的制造思路。

7納米是制造工藝極限，再小的話，難度就越大，難度越大，相應(yīng)的時間和成本就越大，量產(chǎn)的話就更困難

5納米甚至3納米才是物理極限

首先要說的是半導(dǎo)體的極限是有條件的，在某種條件下，7nm是半導(dǎo)體工藝的極限，如果要想做得更小，就必須在什么地方上進(jìn)行改進(jìn)。之所以會突破7nm的極限原因在于FinFET技術(shù)的運用。

代工廠可能存在虛假宣傳：當(dāng)然業(yè)內(nèi)人士都知道，雖然目前三星、臺積電、英特爾都已做到10nm的工藝，然而他們的工藝參數(shù)上是有很大區(qū)別的，說得不客氣點，現(xiàn)在某些廠家的工藝可能只能算14nm，而廠商的宣傳卻是10nm或者是更小的工藝。如果工藝得到進(jìn)一步的改進(jìn)，可能在技術(shù)上只到了10nm的工藝，而廠商可能就會宣傳它是7nm的工藝了。

當(dāng)然代工廠是否存在虛假宣傳現(xiàn)在還不太好說，因為制程工藝是多少每個代工廠的計算方式會有所區(qū)別。不管怎樣，由于FinFET技術(shù)的運用，現(xiàn)在在理論上已經(jīng)很容易突破7nm的極限（量產(chǎn)還要考慮到成品率以及成本因素），很多快我們將能看到7nm的產(chǎn)品，再過幾年5nm、3nm的產(chǎn)品也將出現(xiàn)，至于會不會出現(xiàn)更小的制程可能還得在材料上有所突破才能實現(xiàn)。

此前，新聞媒體曾報道，7nm工藝最靠近硅基半導(dǎo)體工藝的物理極限。之后，新聞媒體又報道，7nm工藝并不是半導(dǎo)體材料加工工藝的極限，后邊還先后有5nm工藝、3nm加工工藝，且5nm工藝、3nm加工工藝并沒有提升硅材料半導(dǎo)體材料工藝的極限。極限原本是一個數(shù)學(xué)術(shù)語。因此，即然7nm工藝后還先后有5nm工藝、3nm加工工藝，更精確的叫法應(yīng)是，為何原先說7nm工藝是半導(dǎo)體工藝的極限，但如今卻又出現(xiàn)了5nm工藝，3nm工藝呢”。

芯片上集成化了非常多的晶體管，晶體管的柵極控制著電流能否從源極流入漏極，晶體管的源極和漏極間通過硅元素聯(lián)接。伴隨著晶體管的規(guī)格逐漸變小，源極和漏極中間的斷面也會隨著減少，當(dāng)減少到一定水平時，量子隧穿效用便會越來越更為容易。晶體管便失去開關(guān)的功效，邏輯電路也就蕩然無存了。2016年的情況下，有新聞媒體在互聯(lián)網(wǎng)上公布一篇文章稱，“生產(chǎn)商在選用目前硅材料芯片的狀況下，晶體管的柵長一旦小于7nm、晶體管中的電子器件就非常容易造成量子隧穿效用，這會給芯片生產(chǎn)商產(chǎn)生極大的挑戰(zhàn)”。因此，7nm工藝很可能，并非一定是硅芯片工藝的物理極限。

據(jù)專業(yè)人士分析，“臺積電的3nm工藝，很可能才算是在摩爾定律下最終的工藝連接點，而且臺積電的3nm工藝會是重要的大轉(zhuǎn)折，以對接1nm工藝及1nm之中的次納米技術(shù)材料工藝”。不久前，臺積電的創(chuàng)辦人兼老總張忠謀也表明，摩爾定律在半導(dǎo)體芯片中至少還可續(xù)存十年，這在其中就包含5nm工藝、3nm工藝，而臺積電是否會研發(fā)，及其可否研發(fā)出2nm加工工藝，則必須再等兩年才可以明確。

最后說起的是，就算硅芯片終有一天非常地貼近物理極限，大家還能夠?qū)ふ业絼e的如選用新型材料等技術(shù)相對路徑來驅(qū)動計算特性不斷提高。

在半導(dǎo)體芯片，說白了工藝極限是特殊而相對的，特殊指的是7nm極限是在半導(dǎo)體材料FinFET加工工藝下的物理極限；而相對的意思是每一次碰到短板的情況下，工業(yè)領(lǐng)域都是引進(jìn)新的原材料或構(gòu)造來擺脫傳統(tǒng)手工藝的局限。

如今7nm是新的工藝極限，工業(yè)領(lǐng)域應(yīng)用了砷化銦鎵替代了單晶硅來提升元器件性能。

總結(jié)：自然這里邊的成本也是令人震驚的，每一代工藝的多元性和成本費都會升高，如今還可以支持最先進(jìn)工藝生產(chǎn)制造的生產(chǎn)商早已只剩余Intel、臺積電、三星和GlobalFoundries了。對于7nm以下而言，就需要依靠極紫外(EUV)光刻機(jī)了。

7nm 以下需要超級紫光EVU蝕刻，

1.根據(jù)波粒二象性，光波也是粒子有大小的，一旦孔隙只能通過單個光子的時候就會發(fā)生衍射現(xiàn)象，就是說粒子會一分為二，到時候蝕刻出來的板子就是兩套不同排列組合的疊影??

2.就像學(xué)校學(xué)的小孔成像一樣，一旦那個孔縫比光波還窄的話你還怎么通過怎么去蝕刻？哎呀編不下去了！別打我

3.光子隧穿，當(dāng)工藝達(dá)到1nm的時候，由于柵格板(擋光子用的)太薄容易發(fā)生擊穿效應(yīng)。好比過濾用的膜失效了，東西全漏下去了。感覺自己越說越亂了咧大家還是去看專家的解釋吧！